do ÂściÂągnięcia ^ pdf ^ ebook ^ pobieranie ^ download
Podstrony
- Strona startowa
- Cartland Barbara Najpić™kniejsze miśÂ‚ośÂ›ci 102 Wszechmocna miśÂ‚ośÂ›ć‡
- 01 Kuzynki
- Herbert Frank Tom 2 Dune Messiah
- !Gerald Durrell Przecić…śźona arka
- Juanita Coulson The Death God's Citadel
- Dalton Margot Wspomnienia
- Olivia Cunning One Night with Sole Regret 06 Tell me
- Jedi Adam Upadek Jedi
- Neels Betty Zakochany profesor
- Anthony, Piers Incarnations of Immortality 04 Wielding A Red Sword
- zanotowane.pl
- doc.pisz.pl
- pdf.pisz.pl
- wblaskucienia.xlx.pl
[ Pobierz całość w formacie PDF ]
ÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁÁ
ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ
ICC ÁÁÁÁÁÁÁÁÁÁÁÁÁ 22 35 mA
Power supply current TTL Input levels
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á
Á Á Á ÁÁÁÁÁÁÁÁÁ
Operating mode 33 MHz CMOS input levels 12 20 mA
Static Power down (No clocks, Open drains off, CMOS input levels 0.6 5 mA
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á
Á Á Á ÁÁÁÁÁÁÁÁÁ
inputs at Vss or Vcc)
ÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁÁ
ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
NOTES:
1. Typical values are at +25°C, typical supply voltage and typical processing parameters.
2. All voltage measurements are referenced to VSS. For testing, all inputs swing between 0.4V and 2.4V with a transition time of 10nS
maximum. For X1/CLK this swing is between 0.2V and 2.88V. all time measurements are referenced at input voltages of VIL and VIH as
appropriate.
3. Test conditions for itnerrupt and I/O outputs: CL = 50pF. Test conditions for the rest of the outputs: CL = 60pF.
4. Simultaneous switching more than 6 I/O port pins from 5 volts to 0 volts at full capacitive load may ground bounce on the output pins up to
0.95 volts.
5. All RX, TX, Brg Timer, I/O pins operating at 16MHz. Sclk at 35MHz and VCC at 5.6 volts. A worst case environment.
1999 Jan 14 45
Philips Semiconductors Product specification
Octal UART for 3.3V and 5V supply voltage SC28L198
AC ELECTRICAL CHARACTERISTICS FOR COMMERCIAL AND INDUSTRIAL (3.3V)
VCC = 3.3 volts " 10%; TA = 40 to 85°C; unless otherwise specified
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ
LIMITS
SYMBOL FIGURE PARAMETER UNIT
SYMBOL FIGURE PARAMETER UNIT
MIN TYP MAXÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ
Reset Timing
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
tRES1 RESET pulse width 10 Sclk
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
Bus Timing
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
tAS ÁÁÁÁ 22 3 ns
A0-A7 setup time before Sclk C3 rising edge
tAH ÁÁÁÁ ÁÁÁÁ 12 ÁÁÁ ns
A0-A7 hold time after Sclk C3 rising edge
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ 30 ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
CEN setup time before Sclk C1 high (ASYNC) 8 3 ns
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
tCS ÁÁÁÁ
tCS ÁÁÁÁ
CEN setup time before Sclk C2 high (SYNC) 8 3 ns
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
CEN hold time after Sclk C3 high (SYNC) 25 1½ Sclk ns
tCH ÁÁÁÁ
tCH ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
CEN hold time after Sclk C4 high (ASYNC) 50 1½ Sclk ns
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
tSTP ÁÁÁÁ 30
Cen high befoe next C2 to stop next cycle (Sync Mode)2 ÁÁÁÁ ÁÁÁ ns
tRWS ÁÁÁÁ ÁÁÁÁ ÁÁÁ ns
W-Rn setup time before Sclk C2 rising edge
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ 7 ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
tRWH ÁÁÁÁ 25 1½ Sclk ns
W-Rn hold time after Sclk C3 rising edge
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁ
tDD Read cycle Data valid after Sclk C3 falling edge 20 40 ns
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
Read cycle data bus floating after CEN high (ASYNC) 17 30 ns
tDF ÁÁÁÁ
tDF ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
Read cycle data bus floating after C4 end (SYNC) 11 20 ns
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
tDS Write cycle data setup time before Sclk C4 rising edge 25 14 ns
tDH ÁÁÁÁ 25 14 ns
Write cycle data hold time after Sclk C4 rising edge
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁ
tRWD High time between CEN low (ASYNC) 15 ½ Sclk ns
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
I/O Port Pin Timing
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
tPS ÁÁÁÁ 18 4 ns
I/O input setup time before Sclk C3 falling edge (Read IPR)
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁ
tPH ÁÁÁÁ 12 4 ns
I/O input hold time after Sclk C4 rising edge (Read IPR)
I/O output valid from:
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁ
tPD ÁÁÁÁ 50 80 ns
Write Sclk C4 rising edge (write to I/OPIOR)
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
Interrupt Timing
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
IRQN from:
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
Á Á Á 22 Á 26 Á 43 Á Sclk
Internal interrupt source active bid
tIR
Software reset to IRQN inactive 60 90 ns
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
Á Á Á Á Á Á
Write IMR (set or clear IMR bit))3 to IRQN inactive 40 60 ns
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
tDD ÁÁÁÁ 20 30 ns
Interrupt vector valid after C3 rising edge
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
Tx / Rx Clock Timing, External
tRX ÁÁÁÁ 25 8 ns
RxC high or low time
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
RxC frequency (16 X) 0 8
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁ
fRX4 ÁÁÁÁ MHz
(1 X) 0 1
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁ
tTX ÁÁÁÁ 20 7 ns
TxC high or low time
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
TxC frequency (16 X) 0 8.0 MHz
fTX4
(1 X) 0 1 MHz
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
Á Á Á Á Á Á
Transmitter Timing
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
tTXD TxD output delay from TxC low 50 90 ns
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁ
tTCS ÁÁÁÁ -15 4 15 ns
TxC output delay from TxD output data
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
Receiver Timing
tRXS ÁÁÁÁ 25 14 ns
RxD data setup time to RxC high (data)
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁ
ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ
tRXH ÁÁÁÁ 25 14 ns
RxD data hold time from RxC high (data)
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
ÁÁÁÁ ÁÁÁÁ ÁÁÁ
ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ
[ Pobierz całość w formacie PDF ]